1. Đặt vấn đề – Áp lực về mật độ & tốc độ trong hạ tầng AI hiện đại
Trong các siêu‑cụm AI/HPC, nhu cầu tính toán peta‑flops và peta‑ops đang đẩy mật độ chiplet lên mức đột phá. Khi mỗi chiplet chỉ có diện tích vài mm², việc truyền dữ liệu giữa chúng phải đạt tốc độ tens‑of‑gigabits per second (Gb/s), độ trễ picosecond và tiêu thụ năng lượng pico‑joule/bit.
Giao thức UCIe (Unified Compute Interface Express) được chuẩn hoá bởi PCI‑SIG và MIPI‑Alliance nhằm cung cấp một “đường cao tốc” duy nhất cho chip‑to‑chip (C2C), thay thế các bus truyền thống như PCIe hay CCIX. Hai khía cạnh cốt lõi của UCIe mà chúng ta sẽ khai thác sâu:
- Cơ chế truyền dữ liệu tốc độ cao (SerDes) – bộ chuyển đổi serializer / deserializer chịu trách nhiệm đưa các lane song song thành một luồng serial với tốc độ lên tới 112 Gb/s/lane.
- Tác động của vật liệu đóng gói (Packaging Material) – độ thẩm thấu điện môi, hệ số giãn nở nhiệt (CTE) và độ dẫn nhiệt ảnh hưởng trực tiếp đến Signal Integrity (SI) và Thermal Integrity (TI) của liên kết.
Bài viết sẽ đưa ra phân tích cấp độ hạt nhân (electron/photon transport, nhiệt truyền), kiến trúc hệ thống (interposer, fan‑out wafer‑level packaging) và chiến lược tối ưu (material engineering, adaptive equalization) để đáp ứng các yêu cầu trên.
2. Định nghĩa chuẩn – UCIe và SerDes trong ngữ cảnh AI Chiplet
| Thuật ngữ | Định nghĩa (tiếng Việt) |
|---|---|
| UCIe | Giao thức chuẩn mở cho phép chiplet giao tiếp qua đường truyền đa‑lane dựa trên PHY SerDes đồng bộ, hỗ trợ các chế độ PCIe Gen5, Gen6 và CCIX. |
| SerDes | Bộ chuyển đổi serializer / deserializer chuyển đổi dữ liệu song song (parallel) thành dữ liệu tuần tự (serial) và ngược lại, đồng thời thực hiện clock data recovery (CDR), pre‑emphasis, và equalization để duy trì eye diagram rộng. |
| Packaging Material | Các lớp vật liệu (silicon interposer, organic substrate, epoxy molding compound – EMC, low‑k dielectric) bao quanh chiplet, quyết định độ suy hao (insertion loss), độ lệch pha (phase delay) và độ bền cơ học. |
3. Nguyên lý vật lý của SerDes trong UCIe
3.1 Kiến trúc lane và tốc độ dữ liệu
Mỗi lane của UCIe bao gồm một cặp TX/RX được thiết kế theo chuẩn PAM‑4 (Pulse Amplitude Modulation 4‑level) cho PCIe Gen6. Độ rộng băng tần (bandwidth) của lane được xác định bởi:
B = 2 \cdot f_{\text{clk}} \cdot \log_{2}(M) \cdot N_{\text{lane}}Giải thích:
– B – băng thông tổng (Gb/s)
– f_{\text{clk}} – tần số đồng hồ của PHY (GHz)
– M – mức mã hoá (đối với PAM‑4, M = 4)
– N_{\text{lane}} – số lane song song (thường 4, 8 hoặc 16).
Với f_clk = 14 GHz, N_lane = 8, ta có B ≈ 112 Gb/s cho mỗi lane, đáp ứng yêu cầu truyền dữ liệu tens‑of‑Gb/s trong các mô‑đun AI.
3.2 Độ trễ picosecond và jitter
Trong môi trường pico‑second latency, các yếu tố gây jitter gồm phase noise của PLL, ISI (Inter‑Symbol Interference) và crosstalk giữa các lane. Độ trễ tổng được tính gần đúng:
Hiệu suất năng lượng của thiết bị được tính như sau: năng lượng tiêu thụ (J/bit) = công suất tổng (W) × thời gian truyền (s) / số bit thành công.
E_{\text{bit}} = \frac{P_{\text{total}} \cdot t_{\text{tx}}}{N_{\text{bits}}}Trong đó:
– E_{\text{bit}} – năng lượng tiêu thụ trên mỗi bit (J/bit)
– P_{\text{total}} – công suất tổng của PHY (W)
– t_{\text{tx}} – thời gian truyền một khung dữ liệu (s)
– N_{\text{bits}} – số bit truyền thành công.
Đối với P_total = 0.8 W, t_tx = 8 ns, N_bits = 112 Gb, E_bit ≈ 5.7 pJ/bit, nằm trong giới hạn ≤ 10 pJ/bit cho các siêu‑cụm AI.
3.3 Các khối chức năng của SerDes
- TX Equalizer (Pre‑emphasis / De‑emphasis) – bù đắp suy hao tần số cao do đường truyền.
- Clock Data Recovery (CDR) – tái tạo đồng hồ từ tín hiệu nhận, giảm jitter.
- RX Equalizer (FFE / DFE) – lọc ISI, nâng độ mở của eye diagram.
- Adaptive Loop – điều chỉnh động dựa trên phản hồi Channel State Information (CSI).
4. Tác động của vật liệu đóng gói lên Signal Integrity
4.1 Độ suy hao (Insertion Loss) và Dielectric Constant
Suy hao của đường truyền được mô tả bởi:
IL(f) = 8.686 \cdot \alpha(f) \cdot l- \alpha(f) – hệ số suy hao (dB/m) phụ thuộc vào độ thẩm thấu điện môi ((\varepsilon_r)) và hệ số mất mát (\tan\delta)).
- l – độ dài đường truyền (m).
Với low‑k dielectric ((\varepsilon_r \approx 2.5)), (\alpha(f)) giảm khoảng 30 % so với organic substrate ((\varepsilon_r \approx 4.0)), làm giảm IL và tăng eye opening. Tuy nhiên, low‑k thường có CTE cao và độ bền cơ học thấp, dễ gây delamination khi nhiệt độ thay đổi nhanh.
4.2 Crosstalk và Spacing
Crosstalk giữa các lane tỉ lệ nghịch với khoảng cách trung tâm (s) và độ dày lớp dielectrics (h):
C_{\text{XT}} \propto \frac{1}{s^2} \cdot e^{-\frac{h}{\lambda}}- C_{\text{XT}} – mức độ crosstalk (dB).
- \lambda – bước sóng hiệu dụng trong môi trường dielectric.
Khi giảm s để tăng mật độ lane (điều này thường xảy ra trong interposer silicon), crosstalk tăng mạnh, đòi hỏi RX Equalizer mạnh hơn và pre‑emphasis cao hơn, gây tăng tiêu thụ năng lượng và nhiệt độ.
4.3 Thermal Conductivity và PUE
Lớp silicon interposer có k_t ≈ 150 W/m·K, trong khi EMC chỉ khoảng 0.3 W/m·K. Sự khác biệt này tạo ra hot‑spot tại các vùng chuyển tiếp, làm tăng local temperature rise (ΔT):
ΔT = \frac{P_{\text{lane}}}{k_t \cdot A_{\text{cross}}}- P_{\text{lane}} – công suất tiêu thụ của một lane (W).
- A_{\text{cross}} – diện tích cắt ngang của đường truyền (m²).
Nếu P_lane = 0.1 W, A_cross = 10 µm², ΔT ≈ 6.7 K, đủ để làm thay đổi độ dẫn nhiệt của vật liệu xung quanh và làm PUE của toàn bộ trung tâm dữ liệu tăng lên 1.25 → 1.35.
5. Các điểm lỗi vật lý và rủi ro nhiệt
| Điểm lỗi | Nguyên nhân | Hậu quả | Giải pháp đề xuất |
|---|---|---|---|
| Delamination interposer‑chiplet | CTE mismatch (silicon vs. organic) + nhiệt độ chu trình | Mất kết nối điện, tăng IL | Sử dụng glass‑interposer hoặc silicon‑on‑insulator (SOI) với CTE đồng nhất |
| Thermal runaway tại lane | Điện trở tăng do **IR drop## 1. Đặt vấn đề: Áp lực mật độ & hiệu suất trong hạ tầng AI/HPC hiện đại |
Trong kỷ nguyên siêu‑AI, các mô hình transformer với hàng trăm tỷ tham số yêu cầu băng thông nội bộ đạt mức peta‑bits/s và độ trễ dưới picosecond. Để đáp ứng, kiến trúc chiplet đã trở thành giải pháp tiêu chuẩn: mỗi chiplet (HBM, GPU core, ASIC, FPGA) được gắn trên một package chung và giao tiếp qua một giao thức chuẩn – UCIe (Universal Chiplet Interconnect Express).
Tuy nhiên, khi mật độ logic tăng lên tới hàng chục nghìn core trên một module và nhiệt độ vận hành giảm xuống mức cryogenic (≤ 77 K), hai yếu tố cốt lõi nhanh chóng trở thành nút thắt:
- SerDes tốc độ cao – phải truyền dữ liệu ở tần số > 50 GHz mà vẫn giữ jitter < 10 ps.
- Vật liệu đóng gói – độ thẩm thấu điện môi, hệ số truyền nhiệt và độ dẻo cơ học ảnh hưởng trực tiếp tới Signal Integrity (SI) và Thermal Integrity (TI).
Bài viết sẽ phân tích sâu cơ chế truyền dữ liệu SerDes và tác động của vật liệu packaging lên SI, đồng thời đưa ra các chiến lược tối ưu cho thiết kế và vận hành.
2. Định nghĩa chuẩn UCIe
UCIe (Universal Chiplet Interconnect Express) là giao thức chuẩn mở được định nghĩa bởi UCIe Consortium (được dẫn dắt bởi Intel, AMD, Arm, TSMC…). Nó quy định:
| Thành phần | Mô tả |
|---|---|
| Physical Layer | Đường truyền Differential Pair (DP) với impedance 100 Ω ± 5 % và độ dài tối đa 2 cm cho mỗi lane. |
| Electrical Layer | SerDes (Serializer/Deserializer) hỗ trợ PAM‑4, NRZ, và CML; tốc độ lane tối đa 64 GT/s. |
| Protocol Layer | Giao thức Transaction Layer (TL) dựa trên AXI‑4 cho việc truyền lệnh và dữ liệu, hỗ trợ QoS, flow control, và error correction. |
| Management Layer | Side‑band Management (SBM) dùng I²C/SMBus để cấu hình, đo nhiệt độ, và kiểm tra lỗi. |
UCIe v1.1 đưa ra độ rộng lane 4, 8, 16 và độ trễ tối đa 30 ps cho các giao dịch single‑cycle.
3. Cơ chế hoạt động của SerDes tốc độ cao
3.1 Kiến trúc nội bộ
SerDes trong UCIe gồm ba khối chính:
- PLL (Phase‑Locked Loop) – tạo clock reference ở tần số 25 GHz – 50 GHz tùy lane.
- TX Driver – chuyển đổi dữ liệu song song (N‑bit) sang serial stream (PAM‑4 hoặc NRZ) qua pre‑emphasis và equalization để giảm ISI (Inter‑Symbol Interference).
- RX Equalizer – thực hiện CTLE (Continuous Time Linear Equalizer) và DFE (Decision‑Feedback Equalizer) để khôi phục tín hiệu sau mất mát đường truyền.
3.2 Dòng dữ liệu & thời gian
Giả sử một lane truyền 64 GT/s với PAM‑4 (2 bits per symbol). Throughput của lane là:
R_{\text{lane}} = f_{\text{symbol}} \times \log_{2}M = 64\times10^{9}\,\text{symbol/s}\times 2 = 128\times10^{9}\,\text{bit/s}Giải thích:
– f_{\text{symbol}} – tần số ký hiệu (symbol rate).
– M – mức điều chế (PAM‑4 ⇒ M = 4).
Khi cấu hình 8 lane, tổng băng thông đạt 1.024 Tb/s, đáp ứng yêu cầu peta‑bits/s khi gộp nhiều link (CU‑to‑CU, CU‑to‑HBM).
3.3 Tính năng giảm jitter & BER
- Pre‑emphasis (PE) và post‑cursor (PC) được tinh chỉnh dựa trên mô hình S‑parameter của đường truyền.
- Eye‑diagram phải đạt Eye‑Height ≥ 80 % và Eye‑Width ≥ 0.8 UI để bảo đảm BER ≤ 10⁻¹⁵.
4. Vật liệu đóng gói và ảnh hưởng tới Signal Integrity
4.1 Các lớp packaging chính
| Lớp | Vật liệu | Đặc tính điện môi | Đặc tính nhiệt |
|---|---|---|---|
| Silicon Interposer | Si (thick ≈ 100 µm) | εᵣ ≈ 11.7, loss tangent ≈ 0.001 | Conductivity ≈ 150 W/m·K |
| Organic Substrate | FR‑4, BT‑epoxy | εᵣ ≈ 4.5, loss tangent ≈ 0.02 | Conductivity ≈ 0.5 W/m·K |
| Embedded Dielectric | BCB, Polyimide | εᵣ ≈ 2.7‑3.0, loss tangent ≈ 0.0015 | Conductivity ≈ 0.2 W/m·K |
| Under‑fill / Mold Compound | Epoxy‑based | εᵣ ≈ 3.5, loss tangent ≈ 0.015 | Conductivity ≈ 0.8 W/m·K |
4.2 Ảnh hưởng tới SI
- Độ lệch impedance (ΔZ): Khi εᵣ thay đổi, Z₀ = √(L/C) thay đổi, gây reflections. Độ lệch > 5 % làm eye‑closure nghiêm trọng.
- Loss tangent (tan δ): Tăng tan δ → tăng attenuation (α), làm SNR giảm, tăng BER.
- Crosstalk: Khoảng cách giữa các differential pair quyết định capacitive/inductive coupling. Với pitch < 30 µm, crosstalk có thể lên tới –30 dB, yêu cầu shielding bằng ground‑guard.
4.3 Ảnh hưởng tới TI
Vật liệu có thermal conductivity (k) cao (Si, diamond) giúp đẩy nhiệt ra khỏi các chiplet. Khi k giảm (organic), thermal resistance (Rₜₕ) tăng, dẫn tới hot‑spot và thermal runaway.
5. Trade‑offs thiết kế: SerDes ↔ Packaging
| Yếu tố | Lợi ích khi tối ưu | Chi phí / Rủi ro |
|---|---|---|
| Tốc độ lane (64 GT/s) | Tăng băng thông, giảm số lane | Yêu cầu impedance control nghiêm ngặt, tăng loss nếu dùng organic. |
| Mật độ interposer (≤ 30 µm pitch) | Giảm đường truyền, tăng tính tích hợp | Gia tăng crosstalk, cần ground‑guard và dielectric constant đồng nhất. |
| Chất liệu low‑loss (BCB) | Giảm attenuation, cải thiện eye‑height | Chi phí vật liệu cao, khó gia công ở kích thước < 10 µm. |
| Thermal conductivity cao (Si, diamond) | Giảm Rₜₕ, kéo dài tuổi thọ HBM | Đòi hỏi silicon interposer dày, tăng thickness và cost. |
| Cryogenic operation (77 K) | Giảm jitter, tăng Q‑factor của PLL | Thay đổi εᵣ và k của vật liệu, cần re‑characterization. |
Kết luận: Khi thiết kế một link UCIe cho AI chiplet, điểm cân bằng thường nằm ở độ rộng lane (8‑16) và chọn vật liệu interposer silicon‑on‑insulator (SOI) để vừa giữ low loss vừa high thermal conductivity.
6. Công thức tính năng lượng tiêu thụ – ví dụ thực tiễn
Hiệu suất năng lượng của giao thức được tính như sau: năng lượng tiêu thụ (J/bit) = tổng công suất tiêu thụ (W) chia cho tốc độ truyền dữ liệu (bit/s).
E_{\text{bit}} = \frac{P_{\text{total}}}{R_{\text{data}}}Giải thích:
– E_{\text{bit}} – năng lượng tiêu thụ trên mỗi bit (J/bit).
– P_{\text{total}} – công suất tổng hợp của lane (điều khiển, PLL, TX/RX).
– R_{\text{data}} – tốc độ dữ liệu thực tế (bit/s).
Nếu một lane 64 GT/s (PAM‑4) tiêu thụ 150 mW, thì:
[
E_{\text{bit}} = \frac{150\times10^{-3}}{128\times10^{9}} \approx 1.17\text{ pJ/bit}
]
Đây là mức năng lượng cạnh tranh so với các chuẩn PCIe Gen5 (≈ 3 pJ/bit) và HBM2E (≈ 2 pJ/bit).
7. Ảnh hưởng nhiệt‑điện tới độ tin cậy
7.1 Thermal Runaway & Hot‑Spot
Khi Rₜₕ vượt quá 0.5 K/W (đối với mỗi chiplet), công suất TDP 250 W có thể làm ΔT > 125 °C, dẫn tới EMI degradation và die cracking. Để tránh, cần:
- Embedded micro‑fluidic cooling (liquid/immersion) với heat transfer coefficient h ≥ 10⁴ W/m²·K.
- Thermal TSVs (Through‑Silicon Vias) có diameter ≥ 5 µm, pitch ≤ 30 µm để giảm thermal resistance xuống < 0.1 K/W.
7.2 Signal Integrity dưới cryogenic
Ở 77 K, εᵣ của BCB giảm từ 2.9 → 2.6, tan δ giảm 30 %. Điều này tăng tốc độ propagation và giảm attenuation, nhưng đồng thời thay đổi impedance:
[
Z_{0}^{\text{cryogenic}} = Z_{0}^{\text{room}} \times \sqrt{\frac{\varepsilon_{r,\text{room}}}{\varepsilon_{r,\text{cryogenic}}}}
]
Nếu Z₀ ban đầu 100 Ω, khi εᵣ giảm 10 %, Z₀ tăng lên ≈ 105 Ω, gây reflection coefficient (\Gamma = \frac{Z_{L}-Z_{0}}{Z_{L}+Z_{0}} ≈ 0.024). Đòi hỏi re‑tuning của TX pre‑emphasis và RX equalizer.
8. Kiến trúc hệ thống tích hợp – từ chiplet tới data center
8.1 Topology mạng UCIe
- Mesh 2D – mỗi GPU core chiplet kết nối tới 4 HBM chiplet qua 4 lane.
- Spider‑web – các ASIC accelerator (TPU‑like) dùng 16 lane tới CU (Compute Unit) hub, giảm hop count.
8.2 Vấn đề quản lý năng lượng (PUE/WUE)
Khi sử dụng liquid immersion cooling cho các module UCIe, PUE có thể giảm từ 1.35 → 1.12. Tuy nhiên, độ bền vật liệu (epoxy) trong môi trường dielectric coolant (fluorocarbon) cần được accelerated aging test để tránh delamination.
8.3 Bảo mật tín hiệu
- Side‑channel leakage qua power‑noise trên PLL có thể bị khai thác. Đặt power‑grid decoupling và randomized lane scrambling để giảm rủi ro.
- Error‑Correction Code (ECC) ở Transaction Layer (SEC‑DED) giảm soft‑error rate xuống < 10⁻⁹ FS (FIT).
9. Chiến lược tối ưu – lời khuyên thực tiễn
| Mục tiêu | Hành động | Lợi ích |
|---|---|---|
| Giảm jitter | Thiết kế PLL với low‑phase‑noise VCO và dual‑loop (fast‑loop + slow‑loop). | Eye‑height > 85 % ở 64 GT/s. |
| Kiểm soát impedance | Dùng silicon interposer + dielectric constant‑matched BCB; thực hiện post‑fabrication laser trimming cho các DP. | Reflection < -20 dB, BER ≤ 10⁻¹⁵. |
| Quản lý nhiệt | Tích hợp micro‑channel coolant ngay dưới HBM stack, đồng thời thermal TSV trong mỗi chiplet. | Rₜₕ < 0.1 K/W, nhiệt độ chiplet < 85 °C trong 250 W TDP. |
| Tối ưu năng lượng | Áp dụng adaptive pre‑emphasis dựa trên real‑time S‑parameter feedback; tắt lane không sử dụng (dynamic lane scaling). | E₍bit₎ giảm xuống < 1 pJ/bit, PUE cải thiện 5‑7 %. |
| Độ bền cryogenic | Thực hiện characterization εᵣ và tan δ ở 77 K, cập nhật calibration table cho equalizer. | Giữ eye‑closure ổn định, giảm BER 2‑3 order. |
Lưu ý: Khi triển khai ở data center, cần đồng bộ các side‑band management (SBM) để thu thập temperature, voltage, and error counters từ mọi chiplet, cho phép predictive maintenance dựa trên machine‑learning anomaly detection.
10. Kết luận
UCIe đã mở ra cửa sổ cho việc kết nối chiplet ở mức độ điện tử siêu‑tốc độ và độ tin cậy cao. Tuy nhiên, SerDes và vật liệu đóng gói vẫn là hai trụ cột quyết định Signal Integrity và Thermal Integrity.
- SerDes cần được thiết kế với PLL low‑noise, pre‑emphasis linh hoạt, và equalizer adaptive để đáp ứng 64 GT/s mà không làm BER vượt ngưỡng.
- Packaging material phải cân bằng low dielectric loss, high thermal conductivity, và mechanical compliance; silicon‑on‑insulator (SOI) interposer kết hợp với BCB dielectric và micro‑fluidic cooling hiện là cấu hình tối ưu.
Bằng cách điều chỉnh lane width, tối ưu hóa impedance, và đưa vào hệ thống quản lý nhiệt‑điện thông minh, các nhà thiết kế có thể đạt PUE < 1.15, E₍bit₎ ≈ 1 pJ, và latency < 30 ps, đáp ứng yêu cầu của các mô hình AI thế hệ tiếp theo.
Nội dung bài viết được ESG việt định hướng, Trợ lý AI thực hiện viết bài chi tiết.
